Verilog est un langage de description de matériel (HDL). C'est un langage utilisé pour décrire un système numérique tel qu'un commutateur réseau, un microprocesseur, une mémoire ou une bascule. Nous pouvons décrire n'importe quel matériel numérique en utilisant HDL à n'importe quel niveau. Les conceptions décrites dans HDL sont indépendantes de la technologie, très simples à concevoir et à déboguer, et sont normalement plus utiles que les schémas, en particulier pour les grands circuits.
Qu’est-ce que Verilog ?
Verilog est un LANGAGE DE DESCRIPTION DU MATÉRIEL (HDL), qui est utilisé pour décrire un système numérique tel qu'un commutateur réseau ou un microprocesseur ou une mémoire ou une bascule.
Verilog a été développé pour simplifier le processus et rendre le HDL plus robuste et flexible. Aujourd'hui, Verilog est le HDL le plus populaire utilisé et pratiqué dans l'industrie des semi-conducteurs.
HDL a été développé pour améliorer le processus de conception en permettant aux ingénieurs de décrire les fonctionnalités du matériel souhaité et en permettant aux outils d'automatisation de convertir ce comportement en éléments matériels réels tels que des portes combinatoires et une logique séquentielle.
Verilog est comme n'importe quel autre langage de description de matériel. Il permet aux concepteurs de concevoir les conceptions selon une méthodologie ascendante ou descendante.
Niveaux d'abstraction Verilog
Verilog prend en charge une conception à de nombreux niveaux d'abstraction, tels que :
- Niveau comportemental
- Niveau de transfert de registre
- Niveau de porte
Niveau comportemental
Le niveau comportemental décrit un système par des algorithmes comportementaux concurrents. Chaque algorithme est séquentiel, ce qui signifie qu’il consiste en un ensemble d’instructions exécutées une par une. Les fonctions, tâches et blocs sont les éléments principaux. Il n'y a aucune considération pour la réalisation structurelle de la conception.
Niveau de transfert de registre
Les conceptions utilisant le niveau de transfert de registre spécifient les caractéristiques d'un circuit à l'aide d'opérations et du transfert de données entre les registres.
La définition moderne d'un code RTL est « Tout code synthétisable est appelé code RTL ».
Niveau de la porte
Les caractéristiques d'un système sont décrites par des liens logiques et leurs propriétés temporelles au sein du niveau logique. Tous les signaux sont des signaux discrets. Ils ne peuvent avoir que des valeurs logiques définies (`0', `1', `X', `Z`).
Les opérations utilisables sont des primitives logiques prédéfinies (portes de base). La modélisation au niveau de la porte n'est peut-être pas la bonne idée pour la conception logique. Le code au niveau de la porte est généré à l'aide d'outils tels que des outils de synthèse, et sa netlist est utilisée pour la simulation et le backend au niveau de la porte.
Histoire de Verilog
- L'histoire de Verilog HDL remonte aux années 1980, lorsqu'une société appelée Gateway Design Automation a développé un simulateur logique, Verilog-XL, et un langage de description de matériel.
- Cadence Design Systems a acquis Gateway en 1989 et avec lui les droits sur le langage et le simulateur. En 1990, Cadence a mis le langage dans le domaine public, avec l'intention qu'il devienne un langage standard et non propriétaire.
- Le Verilog HDL est désormais géré par une organisation à but non lucratif, Accellera, issue de la fusion d'Open Verilog International (OVI) et de VHDL International. OVI avait pour tâche de faire passer le langage à travers la procédure de normalisation IEEE.
- En décembre 1995, Verilog HDL est devenu IEEE Std. 1364-1995. Une version considérablement révisée a été publiée en 2001 : IEEE Std. 1364-2001. Une nouvelle révision a eu lieu en 2005, mais celle-ci n'a apporté que quelques changements mineurs.
- Accellera a également développé un nouveau standard, SystemVerilog, qui étend Verilog.
- SystemVerilog est devenu une norme IEEE (1800-2005) en 2005.
En quoi Verilog est-il utile ?
Verilog crée un niveau d'abstraction qui permet de masquer les détails de sa mise en œuvre et de sa technologie.
Par exemple, une conception de bascule D nécessiterait de connaître la manière dont les transistors doivent être disposés pour obtenir un FF déclenché par front positif et quels sont les temps de montée, de descente et de CLK-Q requis pour verrouiller la valeur sur une bascule parmi bien d’autres détails axés sur la technologie.
La dissipation de puissance, la synchronisation et la capacité à piloter des réseaux et autres flops nécessiteraient également une compréhension plus approfondie des caractéristiques physiques d'un transistor.
Verilog nous aide à nous concentrer sur le comportement et à laisser le reste être réglé plus tard.
Conditions préalables
Avant d'apprendre Verilog, vous devez avoir une connaissance de base du langage de conception VLSI.
- Vous devez savoir comment fonctionnent les diagrammes logiques, l'algèbre booléenne, les portes logiques, les circuits combinatoires et séquentiels, les opérateurs, etc.
- Vous devez connaître les concepts d'analyse de synchronisation statique tels que le temps de configuration, le temps de maintien, le chemin critique, les limites de fréquence d'horloge, etc.
- Bases des ASIC et FPGA et concepts de synthèse et de simulation.
Public
Notre didacticiel Verilog est conçu pour aider les débutants, les ingénieurs de conception et les ingénieurs de vérification qui souhaitent apprendre à modéliser des systèmes numériques dans Verilog HDL pour permettre une synthèse automatique. À la fin de ce didacticiel, vous aurez acquis un niveau intermédiaire d'expertise dans Verilog.
Problème
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